【Udemy中英字幕】SystemVerilog for Verification Part 1: Fundamentals

用于验证的 SystemVerilog 第 1 部分：基础知识

SystemVerilog 语言结构基础

讲师：Kumar Khandagle

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你将会学到的

• 用于验证 RTL 的 SystemVerilog 基础知识
• 面向 FPGA 工程师的 OOP 基础知识
• 约束随机验证方法的基础
• 分层测试平台架构的基础
• 创建生成器、驱动程序、监视器、记分牌、环境类
• SV的数组、队列、动态数组、任务和方法
• SV的进程间通信和随机化

本课程包括：

• 14 小时 长的随选视频
• 57 篇文章
• 在移动设备和电视上观看
• 作业

要求

• Verilog 和数字电子学基础

说明

VLSI 行业分为两个流行的分支，即。系统设计和系统验证。Verilog、VHDL 仍然是大多数在该领域工作的设计工程师的热门选择。虽然，可以使用硬件描述语言进行初步的功能验证。硬件描述语言执行代码覆盖率分析、角落案例测试等的能力有限，实际上有时无法使用 HDL 执行此检查。 

因此，SystemVerilog 等专用验证语言开始成为设计验证的首选。

SystemVerilog 面向对象的特性允许继承、多态等特性，增加了在设计中发现 HDL 根本无法发现的关键错误的能力。 

与设计数字系统相比，验证肯定更加棘手和有趣，因此它由大量 OOP 的构造组成，而不是 Verilog。SystemVerilog 是数字系统验证验证工程师中最受欢迎的选择之一。此旅程将带您了解用于编写 SystemVerilog 测试平台和执行芯片验证的最常用技术。该课程的结构使得任何希望了解 System Verilog 的人都能够理解所有内容。最后，实践是成为专家的关键。

此课程面向哪些人：

• 任何人都希望迁移到 SystemVerilog Testbench 进行 RTL 验证