验证系列第 5 部分：UVM RAL 基础知识
从头开始的分步指南
讲师：Kumar Khandagle
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你将学到什么
- 使用 UVM RAL 验证 DUT 寄存器和存储器
- 了解不同的寄存器和内存方法
- 实施前门和后门访问方法
- 实现隐式和显式预测器
- 寄存器和存储器的覆盖率计算
要求
- 对 Verilog、SystemVerilog 和 UVM 有基本了解
描述
完成 RTL 设计后，编写 Verilog 测试平台总是很有趣。您可以向客户保证设计在测试场景中不会出现错误。随着系统复杂性日益增加，System Verilog因其强大的功能和可重用性而成为验证的选择，可以帮助验证工程师快速定位隐藏的错误。System Verilog 落后于结构化方法，而 UVM 则努力形成总体框架。配置数据库的添加改变了我们过去使用验证语言的方式。几年之内，验证工程师认识到了 UVM 的功能，并将其作为 RTL 设计验证的事实上的标准。UVM将在验证领域长期运行；因此，了解 UVM 将有助于有志于 VLSI 的人在该领域谋求职业生涯。
UVM寄存器层提供了一组库，用于采用UVM来验证由寄存器和存储器组成的DUT。UVM RAL 提供了一组抽象方法来访问寄存器以及具有易于使用且可配置的前门或后门访问机制的存储器。我们还将介绍使用 UVM RAL 获得的覆盖率计算。
本课程适合谁：
- 参与/对 RTL 验证感兴趣的工程师
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