【Udemy中英字幕】Verilog for an FPGA Engineer with Xilinx Vivado Design Suite

使用 Xilinx Vivado 设计套件的 FPGA 工程师 Verilog

使用 Xilinx FPGA

讲师：Kumar Khandagle

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您将学到

• Verilog 编程基础》将帮助你在 RTL 工程师求职面试中脱颖而出。
• 了解 Vivado 设计套件的数字系统设计流程。
• Vivado 硬件调试，即集成逻辑分析器和虚拟输入/输出。
• 硬件描述语言的不同建模风格
• 如何使用 Xilinx IP 和创建自定义 IP。
• Vivado 的 IP 集成器设计流程。
• 编写 Verilog 测试台
• 设计一些实际项目，如 ：PMOD DA4 DAC 接口、函数发生器、小型处理器架构、UART 接口、PWM、开发板 BIST 等。
• 常见面试问题

要求

• 数字电路基础将带来更多优势。

说明

FPGA 无处不在，在各种领域的应用与日俱增。最流行的两种硬件描述语言是 VHDL 和 Verilog，每种语言都有自己独特的优势。这两种语言的最大优点是，一旦掌握了其中一种，就会自动理解另一种，然后就可以利用这两种语言的能力来构建复杂的系统。本课程的重点是 Verilog 语言。课程通过分析在该领域工作的大多数公司所需的最常见技能来构建。 大多数概念的解释都会考虑到实际的真实案例，以帮助构建逻辑。

课程说明了建模风格、分块和非分块任务、可合成 FSM、使用分块和分布式内存资源构建内存、Vivado IP 集成器以及 ILA 和 VIO 等硬件调试技术的用法。课程探讨了使用 Xilinx Vivado 设计套件的 FPGA 设计流程，并讨论了实现期望性能的实施策略。课程详细说明了大量项目，以了解如何使用 Verilog 结构将实际外围设备连接到 FPGA。关于编写 Testebench 和 FPGA 架构的单独章节进一步加深了对 FPGA 内部资源和设计验证步骤的理解。

课程对象

• VLSI 求职者/研究生，希望成为 RTL 工程师/设计工程师/验证工程师。
• 有兴趣学习 Xilinx FPGA/ Vivado Design Suite/ Verilog 硬件描述语言的人员
• 有意在 ASIC/ VLSI 领域开始职业生涯的人员。