【Udemy中英字幕】Learn VHDL Design using Xilinx Zynq-7000 ARM/FPGA SoC

学习使用 Xilinx Zynq-7000 ARM/FPGA SoC 进行 VHDL 设计

适合在 Zybo Z7 Xilinx Zynq FPGA 开发板上使用 Vivado 的初学者和经验丰富的工程师

讲师：Clyde R. Visser

双语IT资源独家Udemy付费课程，独家中英文字幕，配套资料齐全！

用不到1/10的价格，即可享受同样的高品质课程，且可以完全拥有，随时随地都可以任意观看和分享。

您将学到什么

• 描述并解释 VHDL 语法和语义
• 使用 VHDL 创建可综合的设计
• 使用 Xilinx FPGA 开发板进行实践体验
• 使用 VHDL 设计简单实用的测试台
• 使用 Xilinx Vivado 工具集
• 设计和开发 VHDL 模型

探索相关主题

• 硬件描述语言
• FPGA
• 硬件
• 信息技术与软件

要求

• 熟悉数字逻辑设计、电气工程或具有同等经验

描述

自学使用 VHDL 分析和综合数字系统，以设计和模拟 FPGA、ASIC 和 VLSI 数字系统。参与者将使用 Xilinx FPGA 开发板和模拟软件学习 VHDL 的基本概念和实用设计技术，以获得实践经验。逻辑综合的 VHDL 方法和设计流程解决了与组件建模、VHDL 中的数据流描述和硬件行为描述相关的设计问题。重点是理解硬件描述语言、逻辑综合的 VHDL 设计技术、设计标准和 VHDL 应用。

在本课程结束时，参与者将能够完成以下任务：

• 描述并解释 VHDL 语法和语义
• 使用 VHDL 创建可综合的设计
• 使用 Digilent Zybo Z7：Zynq-7000 ARM/FPGA SoC 开发板进行实际操作体验
• 使用 Xilinx Vivado 工具集
• 使用 VHDL 设计简单实用的测试平台
• 设计和开发 VHDL 模型

先决条件：

• 熟悉数字逻辑设计、电气工程或具有同等经验。

即使您现在已经熟悉 VHDL，但您已经：

• 从未使用过除“事件”之外的其他属性？
• 从未使用过变量？
• 是否总是使用单个并发语句就足够的流程？
• 除了（可能）在测试台上，从未使用过断言或报告语句？
• 从未使用过不受约束的向量或数组？
• 从未在实体内部使用过被动过程？
• 从未在可合成代码中使用过实数或 math_real 库包？
• 每个信号分配总是使用单个进程？

那么这门课程肯定也对你有帮助。你将学习有限状态机设计、双进程设计方法、测试台设计、组合逻辑和顺序逻辑以及可重复使用的可扩展综合设计。

本课程适合哪些人：

• 工程师
• 爱好者
• 创客
• 工程专业学生
• 工程经理

显示更多显示较少