【Udemy中英字幕】Building Custom AXI Interface Peripherals for ZYNQ Devices

为 ZYNQ 设备构建自定义 AXI 接口外设

关于 AXI Slave Lite 和 AXI Stream 接口的所有信息

讲师：Kumar Khandagle

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您将学到什么

• 构建自定义 AXI Slave Lite 接口
• 使用自定义 AXI Slave Lite 接口处理中断
• 使用 Vivado 模板创建自定义 AXI 流接口
• 使用 Verilog RTL 构建自定义 AXI 流接口
• 为自定义 AXI 接口编写驱动程序
• 自定义 AXI 接口与 Zynq 设备的连接

探索相关主题

• FPGA
• 硬件
• 信息技术与软件

要求

• Xilinx 驱动程序和嵌入式设计流程基础知识

描述

随着系统复杂性日益增加，Zynq 设备本身无法提供相同的性能，需要将纯 RTL 模块或可编程逻辑 (PL) 与 Zynq 集成。由于 Zynq 与高级可扩展外设 (AXI) 配合使用，因此 FPGA 工程师必须对将 AXI 接口添加到 Verilog RTL 有基本的了解。AXI4 提供不同的变体以满足不同的应用需求。了解 AXI Lite 和 AXI Stream 接口等较简单的变体为了解 AXI Full 等复杂的 AXI4 变体奠定了基础。   

本课程重点介绍如何使用 Vivado IP 集成器和 Vivado RTL 集成为纯 Verilog 模块构建自定义 AXI 接口。有四种方法可以将 AXI 接口添加到 Verilog RTL，即使用 Vivado IP 封装器、Vivado RTL 集成、使用系统生成器、使用 Vivado HLS。本课程详细讨论了两种方法，即 Vivado IP 封装器和 Vivado RTL 集成，并提供了一个简单的示例以及将创建的 IP 与 Zynq 设备集成的演示。它还将讨论一些基本设备驱动程序的创建，展示如何编写软件来访问自定义外设上的寄存器。

本课程适合哪些人：

• 任何希望在为 Zynq 设备设计自定义 AXI 接口方面积累专业知识的人
• 使用 Verilog RTL 开发硬件加速器