【Udemy中英字幕】High-Level Synthesis for FPGA, Part 1-Combinational Circuits

FPGA 高级综合，第 1 部分 – 组合电路

使用 Vitis-HLS 进行逻辑设计

讲师：Mohammad Hosseinbady

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您将学到什么

• 使用 HLS 方法用 C/C++ 语言设计组合逻辑电路
• 了解高级综合（HLS）的基本概念
• 使用 HLS 概念设计组合逻辑电路
• FPGA 的 HLS 设计流程
• 使用 Xilinx Vitis-HLS 和 Vivado Suite 工具集
• 如何使用 Vitis-HLS 生成 RTL 硬件 IP
• 在 HLS 中编写 C 测试平台
• 使用 HLS 实施两个激动人心的项目

探索相关主题

• FPGA
• 硬件
• 信息技术与软件

要求

• 了解 C/C++ 编码的基本概念
• 理解逻辑运算符的基本概念（例如 AND、OR、XOR、SHIFT）
• BASYS3 评估板
• Xilinx Vitis-HLS 和 Vivado（下载 Vivado ML 版本，或 Vivado Design Suite – HLx 版本，适用于 Windows 或 Linux）

描述

本课程是对高级综合 (HLS) 设计流程的基本介绍。本课程的目标是仅使用 C/C++ 语言描述、调试和实现 FPGA 上的组合逻辑电路，而无需任何 HDL（例如 VHDL 或 Verilog）的帮助。HLS 最近被几家行业领导者（如 Nvidia 和 Google）用于设计他们的硬件和软件平台。HLS 设计流程是硬件设计的未来，它很快成为每一位热衷于利用 FPGA 实现卓越性能和低功耗的硬件或软件工程师的必备技能。

它使用 Xilinx HLS 软件和硬件平台来演示真实示例和应用。本课程首次从头开始构建 HLS 设计流程和技能以及数字逻辑电路概念。在整个课程中，您将遵循几个描述 HLS 概念和技术的示例。本课程包含大量测验和练习，供您练习和掌握所提出的方法和方法。

本课程是 HLS 在目标 FPGA 上设计硬件模块和加速算法的系列课程中的第一门。本课程重点介绍组合电路。该系列的其他课程将讲解如何使用 HLS 设计时序逻辑电路、算法加速和混合 CPU+FPGA 异构系统。

本课程适合哪些人：

• 硬件工程师
• 对 FPGA 感兴趣的软件工程师
• 希望在讲座、课程或研究中使用基于 FPGA 的 HLS 的讲师、研究人员、教授
• 数字逻辑爱好者