【Udemy中英字幕】High-Level Synthesis for FPGA, Part 2 – Sequential Circuits

FPGA 高级综合，第 2 部分 – 序贯电路

使用 Vitis-HLS 进行逻辑设计

讲师：Mohammad Hosseinbady

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您将学到什么

• 使用 HLS 方法用 C/C++ 语言设计时序逻辑电路
• 了解高级综合（HLS）的基本概念
• 使用 HLS 概念设计时序逻辑电路
• FPGA 的 HLS 设计流程
• 使用 Xilinx Vitis-HLS 和 Vivado 设计套件工具集
• 如何使用 Vitis-HLS 生成 RTL 硬件 IP
• 在 HLS 中编写 C 测试平台
• 使用 HLS 实施三个激动人心的项目

探索相关主题

• FPGA
• 硬件
• 信息技术与软件

要求

• 了解 C/C++ 编码的基本概念
• “FPGA 高级综合，第 1 部分 – 组合电路”课程
• BASYS3 评估板
• Xilinx Vitis-HLS 和 Vivado 工具集

描述

本课程介绍高级综合 (HLS) 中的时序电路设计。本课程的目标是仅使用 C/C++ 语言描述、调试和实现 FPGA 上的时序逻辑电路，而无需 HDL（例如 VHDL 或 Verilog）的帮助。

它使用 Xilinx HLS 软件和硬件平台来演示真实示例和应用。本课程主要使用 Xilinx Vitis-HLS 工具集来描述、仿真和综合高级设计描述为等效的 HDL 代码。本课程还讲解了如何使用 Vivado 中的集成逻辑分析仪 (ILA) IP 在 Basys3 板上进行实时调试。

本课程是同类课程中第一个从头开始构建 HLS 设计流程和技能以及数字逻辑电路概念的课程。在课程中，您将学习几个描述 HLS 概念和技术的示例。课程包含大量测验和练习，供您练习和掌握所提出的方法和方法。此外，本课程利用三个激动人心的项目将所有解释的概念结合在一起，设计真实的电路和硬件控制器。

本课程是 HLS 系列课程的第二门，该系列课程介绍了如何设计硬件模块并在目标 FPGA 上加速算法。本课程侧重于时序电路，而第一门课程则讲解了如何在 HLS 中描述组合电路。该系列的其他课程将讲解如何使用 HLS 设计高级逻辑电路、算法加速和混合 CPU+FPGA 异构系统。

本课程适合哪些人：

• 硬件工程师
• 对 FPGA 感兴趣的软件工程师
• 希望在讲座、课程或研究中使用基于 FPGA 的 HLS 的讲师、研究人员、教授
• 数字逻辑爱好者