【Udemy中英字幕】IP Verification using System Verilog (SV)

使用 System Verilog (SV) 进行 IP 验证

ASIC 流程中的验证、系统 Verilog 语言构造、验证中 SV 的使用、测试台和测试

讲师：VLSI Mentor

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您将学到什么

• IP 验证概念
• 学习系统 Verilog 语言进行验证
• 开发基于 System Verilog 的测试平台和测试用例来验证给定的 IP
• 案例研究 – 如何使用 SV 验证 IP

探索相关主题

• 其他设计
• 设计

要求

• 数字基础知识
• Verilog 语言
• 验证基础知识
• Linux 命令

描述

System Verilog 课程内容针对初学者到专家而设计；

这些模块可以在几周内学习和练习：

详细课程大纲如下：分为两部分

第一部分：

课程 01 • ASIC 流程-设计验证和 Verilog 更新

实验 1 – Verilog 测试平台开发

课程 02 •System Verilog 简介、数据类型

实验室 2 – 具有各种数据类型的程序

课程 03 •运算符-控制语句-循环

实验室 3-SV 构造实践

课程 04 •数组、队列

实验室 4 – 数组、队列构造练习

课程 05 •OOP-类-对象

第二部分：

课程 06 •随机化和约束

实验室 6-随机化

课程 07 • 进程间通信

实验 7-邮箱、信号量和队列的使用

课程 08 •接口

实验室 8-使用接口、mod 端口、时钟块

课程 09 • 测试平台开发

实验室 09- 使用 SV 结构进行驾驶员/BFM

第 10 节 •代码和功能覆盖率

实验室 10-模拟覆盖示例

课程中讲解了各种示例代码。其中一些程序是在行业标准模拟器中模拟的。

还采用了协议示例，并为项目开发了测试台代码并编写了测试用例。

所给的作业有助于练习代码编写并进一步用于测试台和测试用例的开发

本课程适合哪些人：

• 面向 BE/MTech（ECE、EEE）学生的实习
• 初学 System Verilog 的工程师