【Udemy中英字幕】Verification Series Part 7 : SystemVerilog Coverage

验证系列第 7 部分：SystemVerilog 覆盖范围

SystemVerilog 功能覆盖要点

讲师：Kumar Khandagle

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您将学到什么

• 功能覆盖率在验证中的应用
• 隐式和显式箱体、默认箱体
• 非法箱、忽略箱、通配符箱、默认箱
• Covergroup，采样事件，可重复使用的Covergroup
• 过渡箱和交叉覆盖
• Verilog 和 SystemVerilog TB 中的功能覆盖率的使用
• 计数器、优先级编码器、加法器、FIFO、SPI 和其他一些 RTL 的功能覆盖演示

探索相关主题

• 系统Verilog
• 硬件
• 信息技术与软件

要求

• Verilog 基础、数字电子学、SystemVerilog

描述

随着硬件描述语言和 IP 的进步，验证过程变得越来越复杂且耗时。HDL 增加了允许工程师为复杂系统设计和编写测试平台的功能。但是，使用 HDL 验证设计人员的意图并决定一组正确的刺激以满足验证计划并不总是那么容易。因此，System Verilog 引入了断言和覆盖率，通过在语言中添加独立结构来满足此要求。SystemVerilog 断言允许我们在时间域和非时间域中验证设计人员的意图。功能覆盖率就像我们发送给 DUT 的刺激的反馈，这样我们就可以在最短的时间内获得验证计划的最佳刺激。

本课程涵盖了不同类型的箱体的基本原理，即隐式箱体、显式箱体、通配符箱体、忽略箱体、默认箱体、非法箱体，并在 RTL 中对每种箱体进行了演示。详细讨论了 Cover group、可重复使用 Covergroup 和不同采样方法（即事件、sample() 方法和用户定义的采样方法）的基础知识。功能覆盖使我们能够通过使用交叉覆盖来验证信号之间的关系，并详细介绍了使用不同组合过滤策略的交叉覆盖。最后，还详细讨论了过渡箱体为功能覆盖提供的时间能力，并展示了在 Verilog 和 SystemVerilog Testbench 中使用功能覆盖的项目。

本课程适合哪些人：

• 任何有兴趣在验证过程中采用功能覆盖来生成符合验证计划的刺激的人