【Udemy中英字幕】Complete Verilog HDL programming with Examples and Projects

通过示例和项目完成 Verilog HDL 编程

基础知识、设计流程、建模级别、数据类型、测试台、任务和系统任务、FSM、FPGA 和示例及项目

讲师：Surender Reddy Theleru

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您将学到什么

• 学习 Verilog HDL 编程的基本概念和属性，与 C 语言相比，Verilog HDL 相对于 VHDL 的特点和优势
• VLSI 设计流程（ FPGA 和 ASIC）以及 FPGA 与 ASIC 之间的差异
• Verilog HDL 编程中的不同设计方法及其示例
• 具有阻塞和非阻塞概念和实时示例的行为建模
• 带有示例的测试台 Verilog 程序
• 任务和系统任务，包括随机数据生成器、基于文件的操作和内存加载操作以及文件表示输入和输出等的示例。
• 有限状态机 (FSM)，包含 Mealy & Moore 和序列检测器 FSM 的示例
• 内存控制器的完整设计和测试台编程
• 完成 FIFO 控制器的设计和测试台编程
• 完成汉明码编码器和解码器的错误检测和校正的设计和测试台编程
• FPGA 基础知识

探索相关主题

• Verilog HDL 编程
• 硬件
• 信息技术与软件

要求

• 学习意愿
• C语言基础
• 数字设计基础（非强制性）

描述

        完整的 Verilog HDL 编程课程，完美、结构良好且简洁，适合新手和有经验的人员，因为它从基础级别到应用级别。本课程讨论 Verilog HDL 编程中的概念和与 C 语言相比的属性，并讨论其特点和优势。

        在本课程中，我们提供与 FPGA 和 ASIC 的 VLSI 设计流程相关的信息，并对两者进行概述。

本课程通过示例提供有关不同编程风格的信息，如门级、数据流、行为和开关级。

        本课程清晰地描述了验证，即模拟和编写测试台以及一些常见示例，如计数器、使用计数器的时钟驱动器、脉冲发生器。

        本课程通过示例讲解了如何使用测试台编写验证模型，以及任务和系统任务。这些示例包括基于文件的系统任务，例如将数据写入文件、从文件读取数据以及将数据加载到内存和随机数据生成器。

       本课程清晰地展示了有限状态机（FSM）

               如何绘画，

               如何在硬件模型中实现它

               如何通过示例将 ro 转换为 Mealy 和 Moore FSM 的 verilog 代码。

        本课程还展示了一些项目，如内存控制器、FIFO 控制器和使用汉明码的错误检测与纠正，这提高了分析和处理项目的能力。

         最后，它提供了有关 FPGA 的基本知识，例如核心概念如何将位文件加载到 FPGA 中。

本课程适合哪些人：

• 本科电子与计算机科学工程专业学生
• 计划从事 VLSI 领域前端（设计与验证）的研究生
• 高年级本科生，愿意从事前端VLSI设计项目