【Udemy中英字幕】VHDL for an FPGA Engineer with Vivado Design Suite

面向使用 Vivado Design Suite 的 FPGA 工程师的 VHDL

使用 Xilinx FPGA

讲师：Kumar Khandagle

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您将学到什么

• VHDL 编程基础知识将有助于顺利通过 RTL 工程师职位面试。
• 了解数字系统设计的 Vivado Design Suite 流程。
• 如何编写综合 RTL
• 硬件描述语言中的不同建模风格、VHDL 中的并发和顺序语句
• 如何使用 Xilinx IP 并创建自定义 IP。
• Vivado 的 IP 集成器设计流程。
• 编写 VHDL 测试台。
• Vivado 中的硬件调试，即集成逻辑分析仪、虚拟 I/O。
• 从 VHDL 初学者到专家

探索相关主题

• 硬件描述语言
• 硬件
• 信息技术与软件

要求

• 数字电路基础将带来额外的优势。

描述

FPGA 无处不在，其在各种领域的存在感日益增强。两种最流行的硬件描述语言是 VHDL 和 Verilog，每种语言都有其独特的优势。这两种语言最好的一点是，一旦你了解了其中一种，你就会自然而然地理解另一种，然后两种语言的功能都可以用来构建复杂的系统。本课程的重点是 VHDL 语言。课程框架是通过分析大多数从事该领域的公司所需的最常见技能来制定的。大多数概念都是通过实际的例子来解释的，以帮助建立逻辑。

本课程说明了建模样式、阻塞和非阻塞分配、可合成 FSM、使用块和分布式内存资源构建内存、Vivado IP 集成器以及硬件调试技术（如 ILA 和 VIO）的使用。本课程探讨了使用 Xilinx Vivado Design Suite 的 FPGA 设计流程，并讨论了实现所需性能的实施策略。课程详细介绍了许多项目，以帮助您了解如何使用 Verilog 构造将实际外围设备连接到 FPGA。课程还单独介绍了编写 Testebench 和 FPGA 架构，进一步加深了对 FPGA 内部资源和执行设计验证步骤的理解。

本课程适合哪些人：

• VLSI 求职者/研究生寻求从事 RTL 工程师/设计工程师/验证工程师的职业。
• 任何有兴趣学习 Xilinx FPGA/Vivado Design Suite/VHDL 硬件描述语言的人
• 任何有兴趣在 ASIC/VLSI 领域开始职业生涯的人。