VLSI 面试和 SoC 设计的数字定时基础
物理设计（静态时序分析 – STA）、RTL 和电路设计中常用的时序概念的 VLSI 课程
讲师：Learnin28days Academy
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您将学到什么
- 触发器和锁存器时序基础知识
- 建立、保持、时钟至 Q、时钟偏移
- 建立和保持违规检查
- 修复设置和保持违规问题
- 延迟最小化
- 数字时钟的建立和保持裕度
- 最小和最大路径分析
- 时钟门控
- SoC 中的 FV 曲线
探索相关主题
要求
- 了解 Flop 功能就足够了
描述
关于数字逻辑基本时序检查的 VLSI 课程– 对于打算从事物理设计/前端 (RTL) 设计/验证/电路设计的 VLSI 学生和专业人士来说，这是必修课程。
对于每位 VLSI 设计师来说，了解触发器、锁存器和逻辑门时序（设置时间、保持时间、时钟到 Q 延迟）都至关重要。无论您是物理设计师（后端）、RTL 设计师（前端）、验证工程师还是电路设计师，数字逻辑和相关时序都是 SoC 设计中设计性能的基础。
时钟偏差是静态时序分析中的另一个重要因素。本课程将介绍 Flop 的最关键时序方面以及如何计算数字设计中的设置和保持裕度。此外，本课程还将提供有关延迟最小化的见解，这是物理设计的另一个重要方面。
对于每一位渴望在半导体行业获得成功事业的 VLSI 求职者来说，这都是一门必修课程。如果您正在准备 VLSI 面试或 GATE 考试，那么这门课程非常适合您。
本系列讲座中讲授的所有概念都附有相关示例，可帮助学生全面理解每个概念。这是 VLSI 面试准备的完美课程。
本速成课程由 VLSI 行业专家编写，并参考了德州仪器、AMD、英特尔、高通、Rambus、三星等公司的行业专业人士的意见。
本课程涵盖的概念有 –触发器和锁存操作、设置时间、保持时间、时钟到 Q 延迟、缓冲区、时钟偏差、设置裕度、保持裕度、周期路径分析、数字与物理实现、违规示例和修复这些违规、延迟最小化、时钟门控和 SoC 中的频率电压曲线。
祝您的 VLSI 之旅一切顺利！
本课程适合哪些人：
- VLSI 学生
- VLSI专业人员
- 电子工程师
- 电气工程师
- 物理设计工程师
- RTL 设计师
- 电路设计师
- 验证工程师
- SoC 设计师
如果你有能力，请务必支持课程的原创作者，这是他们应得的报酬！
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