【Udemy中英字幕】Writing SystemVerilog Testbenches for Newbie

为新手编写 SystemVerilog 测试平台

SystemVerilog 的分步指南

讲师：Kumar Khandagle

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您将学到什么

• 从编写 SystemVerilog 测试平台的零基础到大师
• 学习 SystemVerilog 组件的实用方法
• SystemVerilog 中的继承、多态性和随机化
• 了解进程间通信
• 了解类、流程、接口和约束
• 面试前你需要了解的有关 SystemVerilog 验证的一切
• 你将开始爱上 SystemVerilog

探索相关主题

要求

• 了解数字系统或数字电子技术
• 理解Verilog

描述

VLSI 行业分为两个流行分支，即系统设计和系统验证。Verilog、VHDL 仍然是大多数从事该领域的设计工程师的热门选择。尽管可以使用硬件描述语言进行初步功能验证。硬件描述语言在执行代码覆盖率分析、极端情况测试等方面的能力有限，事实上，有时使用 HDL 执行此检查变得不可能。 

因此，SystemVerilog 等专用验证语言开始成为设计验证的主要选择。

SystemVerilog 面向对象的特性允许诸如继承、多态性等功能，增加了查找 HDL 无法找到的设计内部关键错误的能力。 

与设计数字系统相比，验证当然更加棘手和有趣，因此与 Verilog 相比，它包含大量 OOP 构造。SystemVerilog 是数字系统验证工程师中最受欢迎的选择之一。此旅程将带您了解用于编写 SystemVerilog 测试台和执行芯片验证的最常用技术。本课程的结构使得任何希望了解 System Verilog 的人都能理解所有内容。最后，实践是成为专家的关键。

本课程适合哪些人：

• 工程师希望从事前端 VLSI 工程师 / FPGA 设计工程师 / 验证工程师 / RTL 工程师职业
• 任何希望以最少的努力学习 System Verilog 的人
• 任何希望开始编写自己的 System Verilog 测试平台的人