【Udemy中英字幕】VSD – Mixed-signal RISC-V based SoC on FPGA

VSD – 基于 FPGA 的混合信号 RISC-V SoC

具有基于 RISC-V 的内核和 PLL IP 的混合信号 SoC 的 FPGA 流程

讲师：Kunal Ghosh

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您将学到什么

• FPGA 流程与 ASIC 流程
• 基于基本混合信号 RISC-V 的 SoC RTL 设计和模拟
• FPGA 合成、比特流生成和仿真

探索相关主题

要求

• Udemy 上的 VSD – RISC-V ISA 课程
• VSD – 使用 TL-Verilog 流水线 RISC-V 课程（Udemy）

描述

该网络研讨会将帮助您开始使用基本的混合信号 FPGA 流程，该流程可以扩展到任何复杂的 SoC。

VSD 和 RedwoodEDA 在 Makerchip 平台上使用事务级 Verilog 举办了为期 5 天的基于 RISC-V 的 MYTH（30 小时内为您打造微处理器）研讨会。参加过此研讨会的人可以将此网络研讨会作为第 5 天的延伸，其中用 TL-Verilog 编码的 RISC-V 流水线 CPU 现在转换为 Verilog 语言，并且是混合信号 SoC 的一部分

如果您有 ASIC/物理设计背景，本次网络研讨会将补充您现有的工作，您将真正了解 ASIC 和 FPGA 流程之间的相似之处和不同之处，在什么条件下优先选择哪一个，以及为什么优先选择哪一个

这次网络研讨会将 VLSI 学生、模拟设计师、FPGA 设计师和 ASIC 设计师聚集在一起。这也是将所有人聚集在同一平台上的尝试，并作为设计验证的起点

请继续关注后续的 FPGA 网络研讨会系列和为期 5 天的高强度 FPGA 实践研讨会，该研讨会将围绕 OpenFPGA 框架和 Makerchip 可视化软件构建，使整个社区能够在实验室的同时学习 FPGA 基础知识，而无需实际拥有物理 FPGA 板。

最佳创新

祝一切顺利，学习愉快

本课程适合哪些人：

• FPGA 设计初学者
• VLSI 设计初学者
• 经验丰富的物理设计和 STA 工程师