【Udemy中英字幕】Building SDRAM Controller in Verilog from Scratch

从头开始用 Verilog 构建 SDRAM 控制器

使用 Vivado 2024

讲师：Kumar Khandagle

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您将学到什么

• 第三代 SDRAM 存储器的架构
• 从头开始构建初始化、写入、读取模块
• 构建自刷新和自动刷新模块
• 模式寄存器的使用以及对 SDRAM 读写事务的理解
• 使用 Micron SDRAM 模型来测试代码

探索相关主题

要求

• 数字电子学和Verilog基础

描述

本课程将全面讲解 SDRAM 控制器的设计。从第一天开始，学员将学习 DRAM 单元操作的基础知识，包括读写操作的工作原理以及强制进行定期刷新的原因。之后，课程将概述 DRAM 控制器的演进历程以及第一代控制器设计的基础知识。第二天将深入探讨第二代和第三代 DRAM 的架构，介绍 SDRAM 控制器的内部框图，并概述课程设计路线图。第三天，学员将学习 SDRAM 初始化的重要性，构建流程图和 FSM，并使用完整的测试平台代码实现 INIT 模块。第四天将重点介绍自动刷新机制，涵盖刷新 FSM 和控制逻辑的设计和验证。第五天将解释 SDRAM 如何进入低功耗自刷新模式，指导学员完成 FSM 设计和自刷新生成器的测试平台开发。第六天将探讨模式寄存器编程，详细说明事务以及关键参数（例如突发长度和 CAS 延迟）的配置。第 7 天介绍写入路径设计，重点讲解 DQM 引脚使用、写入时序、FSM 构建和测试平台验证。第 8 天讲解读取路径设计，讲解 SDRAM 读取时序以及读取模块的开发和测试。第 9 天介绍增强型写入控制，讲解如何在自动刷新事件期间管理写入操作，并构建一个可感知刷新的写入控制器。最后，第 10 天将所有组件（INIT、AREF、SREF、WRITE、READ 和 MODE）整合到一个统一的 SDRAM 控制器设计中，帮助学习者掌握必要的基础知识，从而自信地过渡到基于 DDR 的内存系统设计。

本课程适合哪些人：

• 任何人都希望利用现代记忆。