【Udemy中英字幕】FPGA Timings P1 : STA foundations with Vivado 2024

FPGA 时序 P1：基于 Vivado 2024 的 STA 基础

Scracth 的静态时序分析

讲师：Kumar Khandagle

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您将学到什么

• 静态时序分析（STA）在 FPGA 设计中的作用
• 解释 Vivado 时序报告中的 WNS、WHS 和 WPWS
• 导出 reg2reg、reg2pin 和 pin2reg 路径的建立时间和保持时间裕量
• 为同步、异步、差分和虚拟时钟编写 XDC 约束
• 定义接口外设的 I/O 约束并从规范中提取延迟

探索相关主题

要求

• 数字电子学基础、Verilog 和 Xilinx Vivado 设计套件流程

描述

静态时序分析 (STA) 对于设计工程师至关重要，它可以确保所有时序路径在给定的工艺、电压和温度 (PVT) 条件下满足建立时间和保持时间的约束，从而验证数字电路是否在目标工作频率下正常工作。如果没有 STA，设计可能会出现不可预测的行为，建立时间和保持时间的约束可能导致数据捕获错误，而保持时间和保持时间的约束可能导致数据损坏。因此，在制造或部署之前分析时序裕度至关重要。

本课程详细介绍了 Xilinx Vivado 中的时序报告，重点介绍最差负裕量 (WNS)、最差保持裕量 (WHS) 和最差脉冲宽度裕量 (WPWS)及其对设计正确性的影响。课程涵盖了不同时序路径（包括寄存器到寄存器 (reg2reg)、寄存器到引脚 (reg2pin) 和引脚到寄存器 (pin2reg)）的建立时间和保持时间裕量公式的推导，确保工程师能够准确计算和解读时序裕量。

本课程还将探讨如何在 XDC 文件中编写约束来定义派生同步、派生异步、差分和虚拟时钟，以及如何根据外部设备规格指定外设接口的输入和输出延迟。工程师将学习如何从报告中提取时序参数，以及如何通过考虑锁存沿和启动沿、时钟不确定性、时钟路径偏差、数据路径延迟、源时钟延迟和目标时钟延迟来计算建立时间和保持时间裕量。

在本课程结束时，参与者将获得分析和解决时序违规、有效解释 Vivado 时序报告以及应用约束以实现时序收敛的专业知识，确保稳健可靠的 FPGA 设计执行。

本课程适合哪些人：

• 任何准备担任前端 RTL 设计角色的人。