【Udemy中英字幕】UVM Testbenches for Newbie

新手UVM测试平台

从头开始的分步指南

讲师：Kumar Khandagle

双语IT资源独家Udemy付费课程，独家中英文字幕，配套资料齐全！

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您将学到什么

• 在 UVM 中编写测试平台
• 了解 UVM 中配置数据库的用法
• Transaction、Generator、Sequencer、Monitor、Scoreboard、Environment、Test等UVM组件的实现策略
• 使用 TLM 端口进行驱动程序、序列器、监视器、记分板之间的通信
• UVM 中的报告机制的使用
• 虚拟接口的使用
• 基类的使用，即 UVM_Object 和 UVM_Component
• 纯实验室课程，较少关注 UVM 的理论方面

探索相关主题

要求

• 对 Verilog 和 System Verilog 有一定的了解

描述

完成 RTL 设计后，编写 Verilog 测试平台总是充满乐趣。您可以向客户保证，设计在测试场景中不会出现任何错误。随着系统复杂性日益增长，System Verilog 凭借其强大的功能和可复用性成为验证的首选，可以帮助验证工程师快速定位隐藏的错误。System Verilog 的结构化方法相对滞后，而 UVM 则致力于构建通用框架。配置数据库的加入改变了我们过去使用验证语言的方式。几年之内，验证工程师就认识到了 UVM 的功能，并将其作为 RTL 设计验证的事实标准。UVM 将在验证领域长期存在，因此学习 UVM 将有助于 VLSI 领域的有志者在该领域发展事业。

本课程将讨论通用验证方法论的基础知识。本课程基于实验室，旨在 帮助任何没有面向对象编程 (OOPS) 或系统 Verilog 经验的人员立即开始编写 UVM 组件，例如事务、生成器、序列器、驱动程序、监视器、记分板、代理、环境和测试。课程中将使用大量的编程练习、项目和简单示例，为UVM奠定坚实的基础。

本课程适合哪些人：

• 任何有兴趣学习使用 UVM 进行设计验证测试平台的人
• FPGA验证工程师候选人