使用 SystemVerilog/UVM 进行设计验证
用 SystemVerilog 语言揭秘 UVM：从构建 UVM 代理到功能覆盖和调试技术
讲师：Cristian Slav
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您将学到什么
- 使用 SystemVerilog 和 UVM 库进行模块级验证。
- 在SystemVerilog/UVM中构建代理来驱动和监控通信接口。
- 使用UVM构建寄存器模型并将其连接到APB接口，以便让UVM对寄存器访问执行自动检查。
- 构建被测设备 (DUT) 的功能模型并使用它来预测 DUT 预期的正确响应。
- 建立一个记分板来自动验证 DUT 的所有预期输出。
- 构建覆盖模型以及收集该覆盖所需的所有逻辑。
- 建立随机测试来验证 DUT 的所有功能。
- 了解如何处理模型中的同步问题。
探索相关主题
要求
- 您需要对数字集成电路及其在 Verilog 等 HDL 语言中的建模有基本的了解。
- 对您了解 SystemVerilog 并没有硬性要求，但需要具备 OOP 和 Verilog 知识。
描述
掌握 UVM 库并创建验证环境：综合课程概述
在本课程中，您将深入研究两个关键领域：
-
UVM 库：揭示其所有功能、秘密以及如何在验证环境中有效应用它们。
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验证环境创建：了解使用 UVM 从头开始构建强大验证环境的逐步过程。
课程目标：
在本课程中，我们将指导您开发一个使用 UVM 库精心设计的验证环境。每个教程都会介绍新功能，并演示我们综合项目每个阶段所需的 UVM 特性。
我们将利用 EDA Playground 平台开发我们的验证环境。课程结束时，我们的最终项目将包含超过 5000 行代码，充分展示你所掌握的技能和知识。
完成本课程后，您将掌握：
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构建 UVM 代理并了解其角色
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使用 UVM 库对设计寄存器进行建模
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在验证环境中设置被测设备( DUT )
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验证 DUT 的输出以确保准确性和功能性
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在 SystemVerilog 中实现功能覆盖以实现彻底验证
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编写和执行随机测试以涵盖各种场景
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采用先进的调试技术来识别和解决问题
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探索和利用 UVM 库的隐藏功能来增强你的项目
您从本课程中获得的技能不仅可以帮助您为入门级或初级验证工程师职位面试做好准备，还可以确保您从新职位的第一天起就富有成效。
本课程适合哪些人：
- 想要学习如何使用 SystemVerilog 语言和 UVM 库进行模块级验证的学生和工程师。
请注意：
如果你有能力，请务必支持课程的原创作者，这是他们应得的报酬！
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